Wykaz publikacji wybranego autora

Jakub Szyduczyński, mgr inż.

asystent

Faculty of Computer Science, Electronics and Telecommunications
WIEiT-ke

  • 2023

    [dyscyplina 1] dziedzina nauk inżynieryjno-technicznych / automatyka, elektronika, elektrotechnika i technologie kosmiczne

  • 2018

    [dyscyplina 1] dziedzina nauk inżynieryjno-technicznych / automatyka, elektronika i elektrotechnika

[poprzednia klasyfikacja] obszar nauk technicznych / dziedzina nauk technicznych / elektronika

Identyfikatory Autora Informacje o Autorze w systemach zewnętrznych

ORCID: 0000-0001-8513-7687 orcid iD

ResearcherID: brak

Scopus: 55980585400

PBN: 5e7092ae878c28a04739a9df

System Informacyjny AGH (SkOs)

Liczba pozycji spełniających powyższe kryteria selekcji: 21, z ogólnej liczby 21 publikacji Autora

1
  • A successive approximation time-to-digital converter with single set of delay lines for time interval measurements
2
  • Analysis of conversion time in asynchronous successive charge redistribution ADC with varying rate of charge transfer
3
  • Analytical approach to multiple memoryless backoff contention analysis
4
  • Architecture of successive approximation time-to-digital converter with single set of delay lines
5
  • Asynchroniczny, bezzegarowy przetwornik TDC
6
  • Behavioral modelling and optimization of a cyclic feedback-based successive approximation TDC with dynamic delay equalization
7
  • Behavioral modelling and optimization of a cyclic feedback-based successive approximation TDC with dynamic delay equalization
8
  • Bezzegarowy przetwornik TDC o skróconym czasie konwersji
9
  • Dwukanałowy przetwornik interwału czasu do współpracy z asynchronicznym koderem sigma-delta
10
  • Dynamic equalization of logic delays in feedback-based successive approximation TDCs
11
  • Event-driven charge redistribution analog-to-digital converter with simultaneous sampling and conversion
12
  • Optimized design of successive approximation time-to-digital converter with single set of delay lines
13
  • Optimizing time-to-digital converter architecture for successive approximation time measurements
14
  • Recovery of signals encoded by Sample-and-Hold Asynchronous Sigma-Delta Modulation
15
  • Sample-and-hold asynchronous sigma-delta time encoding machine
16
  • Sposób i układ do wyznaczania wartości opóźnienia przejmowania przez stację kontroli nad kanałem transmisyjnym
17
  • Sposób i układ do wyznaczania wartości opóźnienia przejmowania przez stację kontroli nad kanałem transmisyjnym
18
  • Successive approximation time-to-digital converters
19
  • Systematization and comparison of the binary successive approximation variants
20
  • Upper bounds on unsuccessful transmission rate in persistent and non-persistent CSMA protocols
21
  • Voltage-to-digital converter with event-driven charge redistribution