Wykaz publikacji wybranego autora

Andrzej Kos, prof. dr hab. inż.

profesor zwyczajny

Wydział Informatyki, Elektroniki i Telekomunikacji
WIEiT-ke, Instytut Elektroniki

  • 2023

    [dyscyplina 1] dziedzina nauk inżynieryjno-technicznych / automatyka, elektronika, elektrotechnika i technologie kosmiczne

  • 2018

    [dyscyplina 1] dziedzina nauk inżynieryjno-technicznych / automatyka, elektronika i elektrotechnika

[poprzednia klasyfikacja] obszar nauk technicznych / dziedzina nauk technicznych / elektronika

Identyfikatory Autora Informacje o Autorze w systemach zewnętrznych

ORCID: 0000-0003-3089-241X orcid iD

ResearcherID: S-3300-2017

Scopus: 55568000900

PBN: 5e70922b878c28a047391164

OPI Nauka Polska

System Informacyjny AGH (SkOs)

1

  • Projektowanie topografii systemów VLSI. Cz. 1, Style i etapy projektowania, rozmieszczanie modułów — The design of the VLSI circuit layout. Pt. 1, Styles, phases, placement / Zbigniew Nagórny, Andrzej KOS // Kwartalnik Elektroniki i Telekomunikacji = Electronics and Telecommunications Quarterly ; ISSN 0867-6747. — 2006 [t.] 52 z. 3, s. 451–468. — Bibliogr. s. 466–468, Summ.. — tekst: http://www.ijet.pl/old_archives/kwartalnik_elektroniki_i_telekomunikacji_52z3_2006.pdf

  • słowa kluczowe: algorytm genetyczny, podział, sieć neuronowa, układ scalony, układ FPGA, metody analityczne, projektowanie wspomagane komputerowo, wyżarzanie symulowane, algorytm zamiany parami, algorytm min-cut, metody konstrukcyjne, minimalizacja opóźnień, graf pełny, metoda połowy obwodu, estymacja długości połączeń, trasowanie połączeń, rozmieszczanie modułów, planowanie układu, układ Sea-of-Gates, matryca bramkowa GA, układ Standard Cell, projektowanie topografii układu, VLSI

    keywords: FPGA, standard cell, neural network, computer aided design, genetic algorithms, VLSI, analytical methods, simulated annealing, integrated circuit, routing, Field Programmable Gate Array, layout, pairwise interchange algorithm, min-cut algorithm, constructive placement methods, complete graph, wire length estimation, cell placament, loorplanning, partitioning, Sea-of-Gates, Gate Array, physical design process, timing driven placement, half perimeter

    cyfrowy identyfikator dokumentu:

2

  • Projektowanie topografii systemów VLSI. Cz. 2, Algorytm min-cut — The design of the VLSI circuit layout. Pt. 2, Min-cut algorithm / Zbigniew Nagórny, Andrzej KOS // Kwartalnik Elektroniki i Telekomunikacji = Electronics and Telecommunications Quarterly ; ISSN 0867-6747. — 2006 [t.] 52 z. 3, s. 469–488. — Bibliogr. s. 486–488, Summ.. — tekst: http://www.ijet.pl/old_archives/kwartalnik_elektroniki_i_telekomunikacji_52z3_2006.pdf

  • słowa kluczowe: układ scalony, projektowanie wspomagane komputerowo, algorytm min-cut, rozmieszczanie modułów, układ Standard Cell, projektowanie topografii układu, VLSI, quad, feng shui, Dragon, Capo, algorytm hMETIS, wielopoziomowy podział układu, algorytm Fiduccia-Mattheysesa, algorytm Kernighana-Lina, podział układu

    keywords: standard cell, computer aided design, VLSI, integrated circuit, layout, cell placement, min-cut algorithm, physical design process, QUAD, Feng Shui, Dragon, Capo, hMETIS algorithm, multi-level circuit partitioning, Fiduccia-Mattheyses algorithm, Kernighan-Lin algorithm, circuit partitioning

    cyfrowy identyfikator dokumentu:

3

  • Projektowanie topografii systemów VLSI. Cz. 3, Metody analityczne — The design of the VLSI circuit layout. Pt. 3, Analytical methods / Zbigniew Nagórny, Andrzej KOS // Kwartalnik Elektroniki i Telekomunikacji = Electronics and Telecommunications Quarterly ; ISSN 0867-6747. — 2006 vol. 52 z. 4, s. 669–695. — Bibliogr. s. 692–694, Summ.. — tekst: http://www.ijet.pl/old_archives/kwartalnik_elektroniki_i_telekomunikacji_52z4_2006.pdf

  • słowa kluczowe: atlas zasobów, programowanie liniowe, układ scalony, programowanie nieliniowe, metody analityczne, algorytm zamiany parami, rozmieszczanie modułów, układ Sea-of-Gates, układ Standard Cell, projektowanie topografii układu, VLSI, APlace, BloBB, mFAR, FAR, PROUD, mPL, FastPlace, KraftWerk, GORDIAN / DOMINO, wielopoziomowa optymalizacja, sieć przepływowa, programowanie kwadratowe, algorytm Goto, relaksacja parami sterowana siłami, zamiana sterowana siłami, relaksacja sterowana siłami, metody relaksacyjne

    keywords: standard cell, ATLAS, linear programming, VLSI, analytical methods, non linear programming, integrated circuit, quadratic programming, cell placement, pairwise interchange algorithm, Sea-of-Gates, physical design process, APlace, BloBB, mFAR, FAR, PROUD, mPL, FastPlace, KraftWerk, DOMINO, GORDIAN, multi-level optimization, flow network, generalized force-directed relaxation, force-directed pairwise relaxation, force-directed interchange, force-directed relaxation, force-directed placement algorithm

    cyfrowy identyfikator dokumentu:

4

  • Projektowanie topografii systemów VLSI. Cz. 4, Symulowane wyżarzanie, sieci neuronowe — The design of the VLSI circuit layout. Pt. 4, Simulated annealing, neural networks / Zbigniew Nagórny, Andrzej KOS // Kwartalnik Elektroniki i Telekomunikacji = Electronics and Telecommunications Quarterly ; ISSN 0867-6747. — 2006 vol. 52 z. 4, s. 697–727. — Bibliogr. s. 724–727, Summ.. — tekst: http://www.ijet.pl/old_archives/kwartalnik_elektroniki_i_telekomunikacji_52z4_2006.pdf

  • słowa kluczowe: sieci neuronowe, algorytm genetyczny, sieć Hopfielda, układ FPGA, projektowanie topografii układów VLSI, algorytm zamiany parami, trasowanie połączeń, rozmieszczanie modułów, planowanie układu, układ Sea-of-Gates, matryca bramkowa GA, układ Standard Cell, VLSI, wielopoziomowa optymalizacja, system scalony, algorytm symulowanego wyżarzania, harmonogram chłodzenia, sieć samoorganizująca się, algorytm Kohonena, strategia ewolucyjna, system rekonfigurowalny, TimberWolf, MGP, MPG-MS, VPR, Parquet, Gravity

    keywords: neural networks, genetic algorithm, standard cell, VLSI, integrated circuit, routing, evolutionary strategy, Field Programmable Gate Array, cell placement, pairwise interchange algorithm, Sea-of-Gates, Gate Array, physical design process, multi-level optimization, Gravity, Parquet, VPR, MPG-MS, MGP, TimberWolf, reconfigurable system, Hopfield network, Kohonen algorithm, self organizing network, cooling schedule, simulated annealing algorithm, floorplanning, FPGA based control system

    cyfrowy identyfikator dokumentu: