Wykaz publikacji wybranego autora

Ireneusz Brzozowski, dr inż.

adiunkt

Wydział Informatyki, Elektroniki i Telekomunikacji
WIEiT-ke, Instytut Elektroniki


  • 2023

    [dyscyplina 1] dziedzina nauk inżynieryjno-technicznych / automatyka, elektronika, elektrotechnika i technologie kosmiczne


  • 2018

    [dyscyplina 1] dziedzina nauk inżynieryjno-technicznych / automatyka, elektronika i elektrotechnika


[poprzednia klasyfikacja] obszar nauk technicznych / dziedzina nauk technicznych / elektronika


Identyfikatory Autora Informacje o Autorze w systemach zewnętrznych

ORCID: 0000-0002-1593-4047 orcid iD

ResearcherID: B-7954-2019

Scopus: 55946203800

PBN: 5e70922b878c28a0473910eb

OPI Nauka Polska

System Informacyjny AGH (SkOs)




1
2
3
4
  • Low-power logic design based on {\em gate driving way} considering interconnections capacitancesPrawdopodobieństwo sterowania bramek jako podstawa projektowania układów cyfrowych o obniżonym poborze mocy z uwzględnieniem pojemności pasożytniczej połączeń / Ireneusz BRZOZOWSKI, Andrzej KOS // Przegląd Elektrotechniczny = Electrical Review / Stowarzyszenie Elektryków Polskich ; ISSN 0033-2097. — 2010 R. 86 nr 11a, s. 102–106. — Bibliogr. s. 106. Abstr., Streszcz.

  • keywords: low power logic design, interconnections, gate placement, chip design, gate driving way

    cyfrowy identyfikator dokumentu:

5
6
7
  • Power dissipation reduction during synthesis of two-level logic based on probability of input vectors changes / Ireneusz BRZOZOWSKI, Andrzej KOS // W: Integrated circuit and system design : Power And Timing Modeling, Optimization and Simulation : 15th international workshop, PATMOS 2005 : Leuven, Belgium, September 21–23, 2005 : proceedings / eds. Vassilis Paliouras, Johan Vounckx, Diederik Verkest. — Berlin ; Heidelberg : Springer-Verlag, 2005. — (Lecture Notes in Computer Science ; ISSN 0302-9743 ; 3728). — S. 456–465. — Bibliogr. s. 465, Abstr.

  • brak zdefiniowanych słów kluczowych

    cyfrowy identyfikator dokumentu:

8